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電子技術(shù)應(yīng)用應(yīng)用案例-電子發(fā)燒友網(wǎng)
01、如何決定FPGA中需要什么樣的時(shí)鐘速率 設(shè)計(jì)中最快的時(shí)鐘將確定 FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設(shè)計(jì)中兩個(gè)觸發(fā)器之間一個(gè)信號(hào)的傳輸時(shí)間 P 來(lái)決定，如果 P 大于時(shí)鐘周期 T，則當(dāng)信號(hào)在一個(gè)觸發(fā)器上改變后，在下一個(gè)邏輯級(jí)上將不會(huì)改變，直到兩個(gè)時(shí)鐘周期以后才改變，如圖所示。 圖1 02、FPGA所使用的時(shí)鐘一定要有低抖動(dòng)特性 傳輸時(shí)間為信號(hào)在第一個(gè)觸發(fā)器輸出處所需的保持時(shí)間加上兩級(jí)之間的任何組合邏輯的延遲，再加兩級(jí)之間的布
一、邏輯設(shè)計(jì) （1）組合邏輯設(shè)計(jì) 下面是一些用Verilog進(jìn)行組合邏輯設(shè)計(jì)時(shí)的一些需要注意的幾點(diǎn)： ①組合邏輯能夠獲得兩種常用的RTL 級(jí)描述方式。第一種是always 模塊的觸發(fā)事件為電平敏感信號(hào)列表；第二種就是用assign 關(guān)鍵字描述的數(shù)據(jù)流賦值語(yǔ)句。 ②always 模塊的敏感表為電平敏感信號(hào)的電路可幾乎能完成對(duì)所有組合邏輯電路的建模。always模塊的敏感列表為所有判斷條件信號(hào)和輸入信號(hào)，但一定要注意敏感列表的完整性（注意通配符*的使用）。 由于賦值
引言 像IIC、LED、KEY等都屬于字符設(shè)備，這些設(shè)備的驅(qū)動(dòng)是所有驅(qū)動(dòng)類型中最為簡(jiǎn)單的。塊設(shè)備是另外一種不同于字符設(shè)備的類型，這兩類設(shè)備在linux的驅(qū)動(dòng)結(jié)構(gòu)中有很大差異。總體來(lái)說(shuō)，塊設(shè)備驅(qū)動(dòng)比字符設(shè)備驅(qū)動(dòng)復(fù)雜的多，在IO操作上也表現(xiàn)出很大的不同。緩沖、IO的調(diào)度、請(qǐng)求隊(duì)列等都是和塊設(shè)備驅(qū)動(dòng)相關(guān)的概念。 本章從驅(qū)動(dòng)小白（指本人）的切身實(shí)際出發(fā)，先不去了解那些深?yuàn)W的XXX，只從一個(gè)最簡(jiǎn)單的例子開(kāi)始，對(duì)塊設(shè)備驅(qū)動(dòng)的結(jié)構(gòu)有一個(gè)大體的
引言 硬件描述語(yǔ)言（verilog，systemVerilog，VHDL等）不同于軟件語(yǔ)言（C，C++等）的一點(diǎn)就是，代碼對(duì)應(yīng)于硬件實(shí)現(xiàn)，不同的代碼風(fēng)格影響硬件的實(shí)現(xiàn)效果。好的代碼風(fēng)格能讓硬件跑得更快，而一個(gè)壞的代碼風(fēng)格則給后續(xù)時(shí)序收斂造成非常大負(fù)擔(dān)。你可能要花費(fèi)很久去優(yōu)化時(shí)序，保證時(shí)序收斂。拆解你的代碼，添加寄存器，修改走線，最后讓你原來(lái)的代碼遍體鱗傷。這一篇基于賽靈思的器件來(lái)介紹一下如何在開(kāi)始碼代碼的時(shí)候就考慮時(shí)序收斂的問(wèn)題，寫(xiě)出
背景 RAM和ROM也是類似的，由于這也是常用的IP核，所有完全有必要在這里記錄一下，以后用到了實(shí)際后，再補(bǔ)充到實(shí)際工程中。隨機(jī)存儲(chǔ)器（RAM），它可以每時(shí)每刻從任一指定地址讀出數(shù)據(jù)，也可以每時(shí)每刻把數(shù)據(jù)寫(xiě)入任何指定的存儲(chǔ)單元，且讀寫(xiě)的速度與存儲(chǔ)單元在存儲(chǔ)芯片的位置無(wú)關(guān)。RAM主要用來(lái)存放程序及程序執(zhí)行過(guò)程中產(chǎn)生的中間數(shù)據(jù)、運(yùn)算結(jié)果等。RAM按照存儲(chǔ)單元的工作原理可大致分為靜態(tài)RAM和動(dòng)態(tài)RAM，也就是常說(shuō)的SRAM和DRAM。 SRAM速度很快，是目前讀
作者對(duì)shuffleNetV2網(wǎng)絡(luò)結(jié)構(gòu)可以進(jìn)行了更加有助于FPGA部署的微調(diào)。
因?yàn)橐咔橛绊?，采用紅外測(cè)溫技術(shù)的額外槍是緊俏物資，也是受廣大電子工程師們關(guān)注的一個(gè)熱門話題。圍繞額溫槍的方案，在疫情前基本只存在一種主流方案，其一般都會(huì)采用有效位都在16bits及以上Sigma-delta ADC的模擬前端做測(cè)量。然而疫情期間，由于需求爆棚，而早期高精度Sigma-delta ADC模擬前端方案又存在一定的缺口，使得原本不關(guān)注這樣的領(lǐng)域的通用MCU廠商及方案商也介入這樣的領(lǐng)域，推出了不采用Sigma-delta ADC模擬前端的另一種方案，典型的就是通過(guò)帶
PCIe總線概述 隨著現(xiàn)代處理器技術(shù)的發(fā)展，在互連領(lǐng)域中，使用高速差分總線替代并行總線是大勢(shì)所趨。與單端并行信號(hào)相比，高速差分信號(hào)能夠正常的使用更高的時(shí)鐘頻率，從而使用更少的信號(hào)線，完成之前需要許多單端并行數(shù)據(jù)信號(hào)才可以做到的總線帶寬。 PCI總線使用并行總線結(jié)構(gòu)，在同一條總線上的所有外部設(shè)備共享總線帶寬，而PCIe總線使用了高速差分總線，并采用端到端的連接方式，因此在每一條PCIe鏈路中只能連接兩個(gè)設(shè)備。這使得PCIe與PCI總線
時(shí)序電路 首先來(lái)看兩個(gè)問(wèn)題： 1.為什么CPU要用時(shí)序電路，時(shí)序電路與普通邏輯電路有啥不一樣的區(qū)別。 2.觸發(fā)器、鎖存器以及時(shí)鐘脈沖對(duì)時(shí)序電路的作用是什么，它們是如何工作的。 帶著這兩個(gè)問(wèn)題，我們從頭了解一下邏輯電路。要了解邏輯電路，首先我們便要了解組成邏輯電路的基本單位： 邏輯門。 邏輯門 邏輯門是數(shù)字電路組成的基本單元，它們的輸出是它們輸入位值的布爾函數(shù)。最常用的邏輯門便是我們熟知的 與、或、非。 對(duì)于與門，只有a、b輸入都
約束流程 說(shuō)到FPGA時(shí)序約束的流程，不同的公司可能有些不一樣。反正條條大路通羅馬，找到一種對(duì)自己最合適的就行了。從系統(tǒng)上來(lái)看，同步時(shí)序約束可大致分為系統(tǒng)同步與源同步兩大類。簡(jiǎn)單點(diǎn)來(lái)說(shuō)，系統(tǒng)同步是指FPGA與外部器件共用外部時(shí)鐘；源同步（SDR，DDR）即時(shí)鐘與數(shù)據(jù)一起從上游器件發(fā)送過(guò)來(lái)的情況。在設(shè)計(jì)當(dāng)中，我們遇到的絕大部分都是針對(duì)源同步的時(shí)序約束問(wèn)題。所以下文講述的主要是針對(duì)源同步的時(shí)序約束。 根據(jù)網(wǎng)絡(luò)上收集的資料以及結(jié)合自
在FPGA調(diào)試過(guò)程中，除了邏輯代碼本身的質(zhì)量之外，F(xiàn)PGA板子上PCB走線、接插件質(zhì)量等因素的影響也很重要。在剛上板調(diào)試不順利的時(shí)候，不妨拿示波器看一下信號(hào)的質(zhì)量，比如時(shí)鐘信號(hào)的質(zhì)量、差分信號(hào)的質(zhì)量、高速串行信號(hào)的質(zhì)量等等，這是上板調(diào)試之前首先要做的一步。沒(méi)有高質(zhì)量的FPGA外圍管腳信號(hào)的輸入，再好的代碼風(fēng)格和規(guī)范都無(wú)濟(jì)于事。所以，調(diào)試FPGA之前一定要上示波器看一下關(guān)鍵信號(hào)的質(zhì)量。 LVDS信號(hào)線Mbps的LVDS接
